Synthesis of a serial-to-parallel converter based on the GaAs D-mode phemt technology using the evolutionary algorithms

Full Text

ВВЕДЕНИЕ

Беспроводные технологии, такие как интернет вещей, сети связи пятого поколения и др., с каждым годом вызывают все больший интерес. Это повышает спрос и ужесточает требования к многофункциональным интегральным схемам СВЧ-диапазона (СВЧ МФИС) [1]. Постоянный прогресс технологических процессов и необходимость быстрого выхода новых устройств на рынок сбыта требует от разработчиков микросхем в кратчайшие сроки предоставлять решения. Однако процесс проектирования СВЧ МФИС в целом и отдельных функциональных блоков в частности является длительным творческим процессом, в ходе которого инженер пробует множество решений [2]. Цель проектирования – получить лучшее решение по набору критериев. Решение, для которого ни один критерий не может быть улучшен без ухудшения остальных, называется парето-оптимальным. Для сложных задач парето-оптимальное решение не может быть получено вручную.

Для решения таких задач можно использовать эволюционные алгоритмы, которые оптимизируют решение по набору критериев одновременно. Например, многокритериальные эволюционные алгоритмы позволяют решить задачу оптимизации фильтра низких частот, проводя поиск одновременно по 160 структурным параметрам и четырем основным характеристикам [3]. Этот же метод был применен для минитюаризации СВЧ-структур [4, 5]. Стандартные генетические алгоритмы (ГА) позволяют решить задачу синтеза СВЧ-структур на основе сегментов линий передачи за 30 мин [6]. В работе [7] показано, что при проектировании СВЧ-генератора многокритериальная оптимизация позволяет менее чем за 2 мин получить работоспособное решение. В работе [8] ГА применены для синтеза преобразователя ВЧ-сигнала в постоянный ток для системы беспроводной передачи энергии. Отмечается, что использование сверточной нейронной сети вместо электромагнитного моделирования позволило уменьшить время синтеза в десять раз. В работе [1] предложен новый метод дифференциальной эволюции с использованием машинного обучения для синтеза катушки индуктивности и трансформатора на основе КМОП-технологии. В работе [9] эволюционные вычисления были использованы для оптимизации малосигнальной модели транзистора после экстракции параметров. В работе [10] описывается эволюционные алгоритмы с поддержкой суррогатных моделей, позволяющие провести глобальный поиск для решения задачи проектирования СВЧ-фильтров на основе линий передачи, в отличие от стандартных методов локальной оптимизации. В работе [11] описывается, как эволюционные вычисления позволяют решить задачу размещения большого количества чипов, входящих в состав антенных фазированных решеток. В работе [12] описан гибридный алгоритм на основе ГА и эволюционных стратегий для синтеза антенн. Использование гибридного метода позволяет устранить недостатки обоих методов.

Цифровой драйвер управления СВЧ GaAs МФИС зачастую интегрирован на кристалле и выполнен в виде последовательно-параллельного преобразователя [13–19]. Такой драйвер выполняет следующие функции: преобразование уровня сигнала транзисторно-транзисторной логики в GaAs-логику, преобразование последовательного цифрового кода в параллельный, формирование управляющих сигналов ключевых транзисторов секций управляемых компонентов (аттенюатор, фазовращатель или коммутатор). Для реализации цифровых GaAs-схем наиболее распространен тип логических схем на основе полевых транзисторов с непосредственными связями. Однако если в технологии нет возможности изготовления нормально закрытых (НЗ) транзисторов, то сложность проектирования цифровых GaAs-схем значительно возрастает. Схемы с использованием только нормально открытых (НО) транзисторов имеют большое количество возможных структур [19, 20] и большее число элементов, параметры которых нужно подобрать. Поэтому разработчику приходится искать решение по структуре и параметрам одновременно.

Цель данной работы – представить методику структурно-параметрического синтеза схемных решений последовательно-параллельного драйвера на основе нормально открытых GaAs гетероструктурных полевых транзисторов с использованием эволюционных вычислений, которая позволяет решить данную задачу.

1. МОРФОЛОГИЧЕСКИЙ АНАЛИЗ

Морфологический анализ позволяет определить пространство поиска, т. е. множество всех возможных вариантов синтезируемой схемы. Структуру последовательно-параллельного драйвера управления можно разбить на четыре функциональных блока (рис. 1): входной преобразователь напряжения (ВхПН), регистр сдвига (РС), регистр хранения (РХ) и выходной преобразователь напряжения (ВыхПН). Информационный сигнал поступает на вход D. По отрицательному фронту тактового сигнала (вход CLK) биты в регистре сдвига смещаются на 1 разряд. При каждом отрицательном фронте сигнала установки уровня LE происходит перенос разрядов в регистр хранения, который сохраняет состояние неизменным между этими событиями. Регистр сдвига во всех решениях реализуется на динамических триггерах [17, 21–23]. Регистр хранения может быть реализован как на динамических [17, 18], так и на статических триггерах [13, 24]. Динамический триггер обозначен на рис. 1 как Т и имеет информационный вход D, тактовый вход C, а также выходы прямой и инверсный. В предлагаемом решении регистр сдвига и регистр хранения реализованы на динамических триггерах, чтобы уменьшить число синтезируемых элементов.

 

Рис. 1. Блок-схема цифрового драйвера управления.

 

В качестве динамического триггера в работе использовано решение на шести элементах ИЛИ-НЕ [18, 23, 24], его структура показана на рис. 2. Для получения элемента ИЛИ-НЕ необходимо в инвертор добавить на вход параллельно еще один транзистор. Электрические характеристики элемента ИЛИ-НЕ и инвертора идентичны.

 

Рис. 2. Схема регистра сдвига на основе элементов ИЛИ-НЕ.

 

Таким образом, задача синтеза драйвера управления может быть сведена к синтезу решения трех блоков: инвертора, ВхПН и ВыхПН. После синтеза этих блоков, последовательно-параллельный драйвер произвольной разрядности можно получить по простому детерминированному алгоритму.

Базовыми элементами логических схем выбранного типа являются транзисторы, резисторы и диоды. В данной работе синтез и изготовление драйвера управления проводились на базе 0.25 мкм GaAs pHEMT технологии с возможностью изготавливать только НО-транзисторы. Важной особенностью выбранной технологии явяется возможность изготовления тонких пленок с высоким удельным сопротивлением и компактных резисторов высокого номинала на их основе. Граничные значения параметров элементов определяются технологическими возможностями и были взяты из библиотеки элементов. Число вариантов элементов выбрано так, чтобы шаг изменения топологических параметров был равен 1 мкм. Источники питания в синтезируемых блоках представлены тремя значениями, которые используются в большинстве найденных в литературе драйверах управления. Все возможные состояния элементов и варианты источников питания представлены в табл. 1.

 

Таблица 1. Диапазон значений элементов

Варьируемый параметр	Диапазон значений	Количество вариантов
Номинал резистора, кОм	5.1…51	136
Ширина диода, мкм	7…35	29
Ширина затвора транзистора, мкм	8…35	28
Напряжение источника питания, В	[3, 3.3, 5]	3

 

За основу инвертора была выбрана логическая схема на полевых транзисторах с использованием буферного каскада [16, 25]. Данный тип схем имеет самое высокое быстродействие и самую низкую площадь среди логических схем на основе исключительно НО-транзисторов [26, 27]. В литературе встречаются также варианты данной схемы, позволяющие уменьшить потребляемую мощность за счет использования резистора вместо нагрузочного транзистора [13] и резисторов с высоким удельным сопротивлением вместо диодов в подцепи понижения уровня [15]. Все возможные варианты структуры инвертора показаны на рис. 3.

 

Рис. 3. Вариации реализации схемы инвертора.

 

Аналогично был проведен литературный обзор по возможным вариантам ВхПН и ВыхПН [19]. Результаты морфологического анализа показали, что существует 97.2 млн вариантов для структуры инвертора, 52.1 млн вариантов для структуры ВхПН и 148.7 млн вариантов для структуры ВыхПН. Такое количество возможных вариантов не позволяет решить задачу путем прямого перебора.

2. ОПИСАНИЕ ГЕНЕТИЧЕСКОГО АЛГОРИТМА

Эволюционные алгоритмы – один из подходов искусственного интеллекта, в котором для решения задачи поиска имитируется биологическая эволюция. В эволюционных алгоритмах применяют комбинирование и вариацию искомых параметров по случайному закону. Для оценки получаемых решений рассчитывается функция приспособленности (ФП), которая показывает, насколько полученное решение близко к целевому по набору параметров. В данной работе используется один из эволюционных алгоритмов – ГА (рис. 4).

 

Рис. 4. Блок-схема генетического алгоритма.

 

Для отбора была выбрана комбинация элитарного и турнирного отбора. Элитарный отбор означает, что в следующее поколение передается некоторое число особей с большей приспособленностью, их доля определяется параметром k. Между остальными особями проводится турнирный отбор, при котором сравниваются два случайных решения, и то решение, которое имеет большую приспособленность, добавляется к уже отобранным особям. По результатам турнирного отбора формируется множество родителей для применения оператора скрещивания. Оператор скрещивания случайным образом выбирает два решения и проводит обмен генами, выбранными также случайным образом. В скрещивании каждое решение может участвовать лишь один раз. С некоторой вероятностью в каждом решении возможна мутация, при которой в случайно выбранных генах значение изменяется на случайную величину. Приведем параметры ГА: размер популяции n = 300, доля элитарных особей k = 0.01, вероятность скрещивания c = 30%, вероятность мутации m = 10%, количество поколений g = 30.

Для оценки решения используется ФП на основе характеристик на постоянном и переменном токе, которые получены моделированием в коммерческой системе автоматизированного проектирования (САПР) через интерфейс программирования приложения. На основе смоделированных характеристик рассчитываются критерии для синтеза. Некоторые критерии (площадь, потребление мощности, уровни логических символов) рассчитываются для каждого блока, а некоторые (разница напряжения между логическими символами, запас помехоустойчивости и быстродействие для инвертора, точка переключения между логическими символами для ВхПН) – только в определенных блоках. Штрафная функция определяет, как влияет на ФП отклонение конкретной характеристики от целевого значения. ФП объединяет значения штрафов разных критериев в одно значение.

Работа ГА одинакова для всех синтезируемых схем, но есть различия в количестве генов, способах кодирования хромосом и наборах критериев для расчета ФП.

2.1. Первый вариант функции приспособленности

Первый вариант ФП F рассчитывался по формуле среднеквадратичной ошибки

$F=\sqrt{\frac{{\displaystyle {\sum }_{i=1}^n{\left(f_i\left(x_i\right)\right)}^2}}{n}}$, (1)

$f_i\left(x_i\right)=x_i-x_i^{\mathrm{ц}}$, (2)

где x_i, x_i^ц – текущее и целевое значения для i-го критерия поиска соответственно, n – количество критериев поиска.

Расчет характеристик проверяемого решения занимает от 3 до 5 с. В среднем 70% этого времени занимает расчет во временной области. При работе ГА иногда появляются одинаковые особи. Для уменьшения времени синтеза был реализован поиск одинаковых решений и назначение им одинакового значения ФП.

2.2. Решение разработчика

Одновременно с синтезом разработчиком был спроектирован драйвер управления вручную (без синтеза). Сравнение характеристик спроектированного разработчиком и синтезированного цифровых драйверов управления представлено в табл. 2.

 

Таблица 2. Сравнение характеристик цифрового драйвера управления

Характеристика	Синтез	Разработчик
Потребление инвертора, мВт	1.17	2.47
Временная задержка инвертора, пс	240	176
Площадь инвертора, мкм2	13538	10492
Логические уровни ВхПН, В	–2.5/–0.02	–2.5/0
Логические уровни РС, В	–1.96/0	–1.96/0
Логические уровни ВыхПН, В	–3.6/–0.12	–3.6/–0.06

Примечание: через косую дробь показаны напряжения логического нуля и единицы.

 

При синтезе с первым вариантом ФП было найдено решение, которое выигрывало по потреблению у решения разработчика, но проигрывало по быстродействию и занимаемой площади. Также выходной преобразователь напряжения выдавал недостаточное отпирающее напряжение, что могло привести к большим потерям в секция управляемых компонентов.

2.3. Второй вариант функции приспособленности

Чтобы получать более сбалансированные по параметрам решения, ФП была модифицирована следующим образом:

1. добавлена оценка занимаемой площади как критерий поиска;
2. добавлено быстродействие инвертора как критерий поиска;
3. использована ступенчатая штрафная функция;
4. ФП изменена на среднее арифметическое.

Чтобы учесть площадь при синтезе, необходим способ ее быстрой оценки. Простая сумма площадей составных элементов будет не точна, так как при размещении и трассировке топологии необходимо соблюдать проектные нормы. Анализ ранее разработанных схем позволил определить следующие соотношения. Тонкопленочные резисторы с большим сопротивлением изготавливаются в виде меандров для лучшей компоновки, его площадь рассчитывается как площадь «прямого» резистора, умноженная на 1.7. Площадь блоков больше суммы площади их элементов также в 1.7 раза, а площадь драйвера в 1.7 раз больше, чем сумма площадей блоков. Данные соотношения эмпирические и применимы только для рассматриваемой технологии.

Для расчета быстродействия инвертора была использована схема кольцевого генератора. Если характеристики на постоянном токе или по занимаемой площади были слишком далеки от целевых значения, то к ФП добавлялся штраф без запуска моделирования во временной области. Это позволило уменьшить общее время синтеза.

Для нормировки критериев использовалась линейная функция, где нулевое значение штрафной функции соответствует целевому значению критерия, а единичное значение – максимально допустимому значению критерия. Значения за границами диапазона приводят к неработоспособным решениям, поэтому превышение значения граничных условий добавляет значение λ к штрафной функции (подобный подход использован в работе [28]).

Штрафная функция рассчитывается по следующему выражению:

$f_i\left(x_i\right)=\left\{\begin{array}{c}\left(\frac{1}{x_i^{\text{вг}}-x_i^{\text{ц}}}\right)*\left|x_i*x_i^{\text{ц}}\right|, x_i^{\text{нг}}<x_i<x_i^{\text{вг}} \\ \left(\frac{1}{x_i^{\text{нг}}-x_i^{\text{ц}}}\right)*\left|x_i*x_i^{\text{ц}}\right|+\lambda , x_i^{\text{нг}}>x_i \left|\right| x_i>x_i^{\text{вг}},\end{array}\right.$ (3)

где $x_i^{\text{вг}},x_i^{\text{нг}}$ – верхняя и нижняя границы для i-го критерия поиска соответственно (рис. 5). ФП была заменена на среднее арифметическое

$F=\frac{{\displaystyle {\sum }_{i=1}^n\left(f_i\left(x_i\right)\right)}}{n}$. (4)

 

Рис. 5. График штрафной функции.

 

Применение подобных функций встречается в задачах машинного обучения [29, 30]. Эксперименты также показали улучшение сходимости алгоритма при использовании нового вида ФП.

Второй вариант ФП позволил синтезировать решение, которое выигрывает по всем ключевым параметрам (потребляемая мощность, быстродействие и занимаемая площадь) у решения разработчика и ранее синтезированного решения. Важно отметить, что принципиальные схемы, полученные синтезом и разработчиком одинаковы (рис. 6), однако отличаются номиналы элементов. Насколько известно авторам, данная схема инвертора является новой и в литературе не встречается. Сравнение ФП приведено в табл. 3 и 4. Время работы программы синтеза от запуска до получения готовых схемных решений занимает от 10 до 12 ч.

 

Рис. 6. Полученная принципиальная схема инвертора.

 

Таблица 3. Сравнение значений функции приспособленности для каждого блока

Решение	Инвертор	ВхПН	ВыхПН
Первый вариант	0.167	0.151	0.412
Разработчик	0.138	0.15	0.399
Второй вариант	0.116	0.101	0.27

 

Таблица 4. Сравнение значений штрафа для различных критериев для схемы инвертора

Решение	Потребляемая мощность	Площадь	Задержка распространения
Первый вариант	0.195	0.54	0.252
Разработчик	0.408	0.321	0.166
Второй вариант	0.353	0.258	0.114

 

3. РЕЗУЛЬТАТЫ ИЗМЕРЕНИЙ

Был изготовлен ряд тестовых структур для проверки работоспособности драйвера управления на основе 0.25 мкм GaAs pHEMT-технологии. Для изготовления выбран вариант разработчика, который впоследствии был найден и синтезом, хотя его ФП была несколько ниже максимального найденного решения, при этом рассматриваемые решения имеют одинаковую принципиальную схему. На рис. 7 представлена микрофотография изготовленного бита драйвера вместе с секцией аттенюатора.

 

Рис. 7. Микрофотография изготовленного бита драйвера.

 

Измерения изготовленных тестовых структур проводили с помощью следующих приборов: генератор сигналов произвольной формы АКИП—3413/3, осциллограф Rohde&Schwarz RTM 2054 и параметрический анализатор Keysight B1500A. Генератор сигналов применяли для создания управляющего сигнала, осциллограф – для измерения подаваемых и снимаемых сигналов, а анализатор – для обеспечения питания в схемах. В качестве контактирующего устройства использовали полуавтоматическую зондовую станцию Summit, набор позиционеров и низкочастотных зондов. Приборы соединяли коаксиальными кабелями (разъемы BNC), кроме того, использовались тройники, переходники коаксиальный—триаксиальный тракт. Пример измерительной установки показан на рис. 8.

 

Рис. 8. Схема измерительной установки: 1 – осциллограф, 2 – коаксиальное соединение, 3 – генератор сигналов произвольной формы, 4 – коаксиальный кабель, 5 – триаксиальный кабель, 6 – кристалл, 7 – низкочастотный зонд.

 

Измерения показали наличие длительных фронтов нарастания и спада. Это обусловлено влиянием паразитной емкости измерительной установки, в первую очередь достаточно длинными соединительными кабелями. По оценке, паразитная емкость кабеля составила 190 пФ, данное значение ёмкости соотносится с аналогичными кабелями длиной около 2 м от компании Pasternack (https://www.pasternack.com/bnc-male-mhv-male-rg58cu-cable-assembly-pe3741-p.aspx). Модель кабеля была добавлена к цифровым схемам при сравнении результатов моделирования и измерений.

На рис. 9 представлены характеристики четырехбитного регистра сдвига на тактовой частоте 64 кГц, на рис. 10 – характеристики бита драйвера на частоте 200 кГц. Максимальная частота работы изготовленного драйвера по результатам моделирования достигает 430 МГц.

 

Рис. 9. Характеристики четырехразрядного регистра сдвига: 1 – моделирование; 2 – измерение.

 

Рис. 10. Характеристики одного бита драйвера управления: 1 – моделирование; 2 – измерение.

 

Результаты моделирования и измерений довольно хорошо согласуются, что позволяет говорить о работоспособности изготовленных схем. Напряжение логических уровней на выходе всех синтезируемых блоков совпали с моделированием (табл. 5).

 

Таблица 5. Сравнение результатов моделирования (М) и измерений (И) изготовленных тестовых схем

Схема	Напряжение логического нуля, В		Напряжение логической единицы, В		Общее потребление схемы, мА
	М	И	М	И	М	И
ВхПН	–2.49	–2.56	0	–0.08	0.83	1.39
Инвертор	–1.95	–2.1	0	–0.08	0.54	0.527
ВыхПН	–3.57	–3.55	–0.03	–0.17	0.87	1
Выход разряда драйвера	–3.54	–3.5	–0.08	–0.15	7.6	9.9

 

Измерения бита показали его работоспособность, а корректная работа регистра сдвига свидетельствует о возможности масштабирования. Для более точной оценки быстродействия необходимо уменьшать емкость измерительных кабелей. Общее потребление одного бита драйвера составило 49.5 мВт. Сравнение разработанного драйвера с аналогами представлено в табл. 6.

 

Таблица 6. Сравнение аналогов с разработанной схемой

Тип транзисторов	Напряжение питания, В	Потребляемая мощность, мВт/бит	Площадь, мм	Разряды	Литература
НО/НЗ	2	23.25	1.3×1.1	8	[31]
НО/НЗ	5 / 1 / –5	46.1	1.8×0.8	9	[24]
НО/НЗ	–3.6 /–5	16.9	0.8×2.7	13	[14]
НО/НЗ	–3.3	43	0,35×1.82	18	[19]
НО	–	63.8	1.1×2.4	12	[15]
НО/НЗ	5 / –3	10.5	1.2×0.48	4	[22]
НО	3.3 / –3.3	700	–	–	[25]
НО/НЗ	5 / –5	2.6	3.5×1.12	27	[17]
НО	5 / –5	44.5	0.58×0.7	1	Данная работа

 

Сравнение показывает, что решения на основе НО- и НЗ-транзисторов значительно выигрывают по занимаемой площади и потребляемой мощности. Однако среди решений на основе НО-транзисторов разработанный драйвер уступает по занимаемой площади, но показывает наименьшую потребляемую мощность.

ЗАКЛЮЧЕНИЕ

В работе представлена методика синтеза последовательно-параллельных преобразователей для GaAs МФИС на основе эволюционных алгоритмов. Предложенная ФП позволила учесть при поиске решения потребляемую мощность, быстродействие и занимаемую площадь. В программе синтеза перебираются различные варианты схемы, используются сложные расчетные критерии и ускорение поиска за счет отсева заранее неприемлемых решений, что отличает его от стандартных оптимизаторов в САПР. Результаты синтеза показывают улучшение основных характеристик по сравнению с решением разработчика, поэтому можно говорить о приближении к парето-оптимальному решению. Результаты измерений изготовленного последовательно-параллельного преобразователя на основе 0.25 мкм GaAs pHEMT технологического процесса подтверждают работоспособность полученного решения.

Авторы данной работы заявляют об отсутствии конфликта интересов.

ФИНАНСИРОВАНИЕ РАБОТЫ

Исследование выполнено за счет гранта Российского научного фонда № 19-79-10036.

About the authors

D. V. Bilevich

Tomsk State University of Control Systems and Radioelectronics

Email: andrei.salnikov@main.tusur.ru
Russian Federation, Lenina st., 70, Tomsk, 634050

A. S. Salnikov

Tomsk State University of Control Systems and Radioelectronics

Author for correspondence.
Email: andrei.salnikov@main.tusur.ru
Russian Federation, Lenina st., 70, Tomsk, 634050

A. E. Goryainov

Tomsk State University of Control Systems and Radioelectronics

Email: andrei.salnikov@main.tusur.ru
Russian Federation, Lenina st., 70, Tomsk, 634050

I. M. Dobush

Tomsk State University of Control Systems and Radioelectronics

Email: andrei.salnikov@main.tusur.ru
Russian Federation, Lenina st., 70, Tomsk, 634050

A. A. Kalentyev

Tomsk State University of Control Systems and Radioelectronics

Email: andrei.salnikov@main.tusur.ru
Russian Federation, Lenina st., 70, Tomsk, 634050

A. A. Popov

Tomsk State University of Control Systems and Radioelectronics

Email: andrei.salnikov@main.tusur.ru
Russian Federation, Lenina st., 70, Tomsk, 634050

References

Supplementary files