Метод построения циклических конвейеров
- Авторы: Адамович И.А.1, Климов Ю.А.2
-
Учреждения:
- Институт программных систем им. А. К. Айламазяна РАН
- Институт прикладной математики им. М. В. Келдыша РАН
- Выпуск: Том 14, № 4 (2023)
- Страницы: 67-89
- Раздел: Статьи
- URL: https://journal-vniispk.ru/2079-3316/article/view/259989
- DOI: https://doi.org/10.25209/2079-3316-2023-14-4-67-89
- ID: 259989
Цитировать
Полный текст
Аннотация
Одним из наиболее эффективных способов организации вычислений на ASIC или FPGA является построение неостанавливаемых конвейеров. Однако для некоторых вычислительных схем получаемый конвейер может оказаться слишком большим для имеющихся ресурсов ASIC или FPGA. Авторами предлагается метод построения циклических конвейеров, управление потоками данных в которых основано на счетчиках и не зависит от данных, передаваемых по конвейеру. Предложенный метод позволяет строить более компактные неостанавливаемые конвейеры со скважностью, равной количеству проходов по циклу, которые должны пройти данные, чтобы конвейер преобразовал их в искомый результат.
Ключевые слова
Об авторах
Игорь Алексеевич Адамович
Институт программных систем им. А. К. Айламазяна РАН
Автор, ответственный за переписку.
Email: i.a.adamovich@gmail.com
ORCID iD: 0000-0001-9728-3024
Научный сотрудник Института программных систем имени А. К. Айламазяна РАН. Научные интересы: метавычисления, суперкомпиляция, частичные вычисления, верификация программ, разработка на FPGA и ASIC. Принимал активное участие в разработке интерконнектов для коммуникационных сетей «Паутина» и «3D-тор» суперкомпьютера «СКИФ-Аврора»
Юрий Андреевич Климов
Институт прикладной математики им. М. В. Келдыша РАН
Email: yuklimov@keldysh.ru
ORCID iD: 0000-0001-5081-1547
Старший научный сотрудник ИПМ им. М.В. Келдыша РАН, к.ф.-м.н. Разработчик метода специализации на основе частичных вычислений, принимал активное участие в разработке коммуникационного программного обеспечения для сетей SCI, 3D-тор суперкомпьютера «СКИФ-Аврора» и «МВС-Экспресс» суперкомпьютера К-100.
Список литературы
- Taraate V.. Logic Synthesis and SOC Prototyping, Springer, Singapore, 2020, ISBN 978-981-15-1313-8, xix+251 pp.
- Kilts S.. Advanced FPGA Design: Architecture, Implementation, and Optimization, Wiley-IEEE Press, 2007, ISBN 9780470127896, 352 pp.
- Андреев С. С., Дбар С. А., Лацис А. О, Плоткина Е. А.. Как и почему могут быть использованы на практике суперкомпьютеры на базе FPGA, РАН, М., 2017, ISBN 978-5-906906-61-8, 40 с.
- Dally W. J., Harting R. C.. Digital Design: A Systems Approach, Cambridge University Press, 2012, ISBN 978-0-521-19950-6, 636 pp.
- Harris S. L., Harris D.. Digital Design and Computer Architecture, RISC-V Edition, Elseiver Inc, 2022, ISBN 978-0-12-820064-3, 592 pp.
- Intel$^{circledR}$ Hyperflex$^{{TM}}$ Architecture High-Performance Design Handbook, Intel Corporation, 2021, 147 pp.
- Emas M. N., Baylis A., Stitt G.. “High-frequency absorption-FIFO pipelining for Stratix 10 HyperFlex”, 2018 IEEE 26th Annual International Symposium on Field-Programmable Custom Computing Machines (FCCM) (Boulder, CO, USA, 2018), 2018, pp. 97–100.
- LogiCORE IP Multiplier v11.2, Xilinx, Inc, 2011, 13 pp.
- LogiCORE IP Floating-Point Operator v6.0, Xilinx, Inc, 2012, 41 pp.
- Андреев С. С., Дбар С. А., Лацис А. О., Плоткина Е. А.. «О применении технологий высокоуровневого синтеза к схемной реализации вычислений», Препринты ИПМ им. М.В. Келдыша, 2021, 34, 19 с.
- Ioannou L., Michail H. E., Voyiatzis A. G.. “High performance pipelined FPGA implementation of the SHA-3 hash algorithm”, 2015 4th Mediterranean Conference on Embedded Computing (MECO) (Budva, Montenegro, 2015), 2015, pp. 68-71.
- Wong M. M., Haj-Yahya J., Sau S. Chattopadhyay A.. “A new high throughput and area efficient SHA-3 implementation”, 2018 IEEE International Symposium on Circuits and Systems (ISCAS) (Florence, Italy, 2018), 2018, pp. 1-5.
- Vivado Design Suite: AXI Reference Guide, Xilinx, Inc, 2017, 175 pp.
- Avalon$^{circledR}$ Interface Specifications, Intel Corporation, 2022, 71 pp.
Дополнительные файлы
